dc.contributor.advisor |
Николаев, А. Н. |
ru |
dc.contributor.author |
Сундетбаева, Д.С. |
ru |
dc.date.accessioned |
2018-03-22T06:27:40Z |
|
dc.date.available |
2018-03-22T06:27:40Z |
|
dc.date.issued |
2017 |
|
dc.identifier.uri |
http://dspace.susu.ru/handle/0001.74/16384 |
|
dc.publisher |
Южно-Уральский государственный университет |
ru |
dc.subject |
цифровая обработка сигналов |
ru |
dc.title |
VHDL модель микропроцессорной системы для лабораторного комплекса по дисциплине "Проектирование цифровых устройств" |
ru |
dc.type |
Thesis |
en |
dc.thesis.level |
Бакалавр |
ru |
dc.thesis.speciality |
11.03.02 - Инфоком-муникационные техно-логии и системы связи |
ru |
dc.publisher.department |
Высшая школа электроники и компьютерных наук |
ru |
dc.publisher.subdepartment |
Кафедра инфокоммуника-ционных технологий |
ru |