Показать сокращенную информацию
dc.contributor.author | Осинин, И.П. | |
dc.contributor.author | Osinin, I.P. | |
dc.date.accessioned | 2019-11-25T10:59:18Z | |
dc.date.available | 2019-11-25T10:59:18Z | |
dc.date.issued | 2017 | |
dc.identifier.citation | Осинин И.П. Модулярно-логарифмический сопроцессор для массовых арифметических вычислений // Вестник ЮУрГУ. Серия: Вычислительная математика и информатика. 2017. Т. 6, № 2. С. 22–36. DOI: 10.14529/cmse170202. Osinin I.P. Modular-logarithmic Co-processor for Massive Arithmetic Calculations. Bulletin of the South Ural State University. Series: Computational Mathematics and Software Engineering. 2017. vol. 6, no. 2. pp. 22–36. (in Russian) DOI: 10.14529/cmse170202. | ru_RU |
dc.identifier.issn | 2305-9052 | |
dc.identifier.issn | 2410-7034 | |
dc.identifier.uri | http://dspace.susu.ru/xmlui/handle/0001.74/26536 | |
dc.description | Осинин Илья Петрович, к.т.н., н.с. ООО «Саровская лаборатория имитационного моделирования» (Саров, Российская Федерация). I.P. Osinin Sarov Laboratory of Simulation Modeling (Mayakovskogo 42, Sarov, 607190 Russia) E-mail: iposinin@mail.ru | ru_RU |
dc.description.abstract | Предлагаемый сопроцессор представляет собой самостоятельный сложнофункциональный (intellectual property — IP) блок системы-на-кристалле, позволяющий проводить математические вычисления над вещественными числами в уникальной модулярно-логарифмической системе счисления. Обеспечены два уровня преобразования исходных чисел: в модулярную систему счисления вместо традиционной позиционной и в логарифмическую систему счисления вместо плавающей точки. Благодаря этому сопроцессор обладает более высоким быстродействием, точностью и надежностью вычислений по сравнению с известными аналогами. Он состоит из набора одинаковых вычислительных ядер, каждое из которых выполняет однотактовые скалярные или векторные операции. В результате проведенных исследований и разработок предложены новые научные и технические решения, реализующие предложенные способы вычислений и кодирования данных. При этом преобразование кодов в модулярно-логарифмическую систему счисления и обратно не вносит значительных временных задержек при большом потоке входных данных за счет предложенных аппаратных решений, конвейеризирующих процесс интерполяции функции логарифма и преобразования кодов системы остаточных классов. Реализован прототип устройства на базе программируемой логической интегральной схемы в виде IP-блока. Целевой рынок решения — компании разработчики универсальных процессоров. The paper presents a conceptual design of an IP module of mathematical coprocessor. It consists of a set of processing cores of the same kind which perform single-cycle scalar, or vector operations with real numbers. The processed data is represented in the modular logarithmic format that provides two levels of translating the original numbers, namely: the modular level instead of the conventional positional system and the logarithmic level instead of the floating point format. As a result of the research and development, new scientific and technical solutions are proposed that implement the proposed methods of computing and coding data. Owing to this feature a coprocessor has a higher performance, a higher accuracy and a higher level of reliability, as compared to the known analogs. Convert codes in modular-logarithmic number system and vice versa does not introduce significant time delays in a large stream of input data by offering hardware solutions pipelined process of interpolation of the logarithm function and conversion of residual classes system codes. A prototype coprocessor is an FPGAbased IP module. Companies developing general-purpose processors are the target market for this design. | ru_RU |
dc.language.iso | other | ru_RU |
dc.publisher | Издательский центр ЮУрГУ | ru_RU |
dc.relation.ispartof | Вестник ЮУрГу. Серия Вычислительная математика и информатика | ru |
dc.relation.ispartof | Bulletin of South Ural State University. Series 'Computational mathematics and software engineering" | en |
dc.relation.ispartofseries | Вычислительная математика и информатика;Том 6 | |
dc.subject | УДК 004.272.34 | ru_RU |
dc.subject | сопроцессор | ru_RU |
dc.subject | реконфигурируемая архитектура | ru_RU |
dc.subject | система остаточных классов | ru_RU |
dc.subject | логарифмическая система счисления | ru_RU |
dc.subject | высоконадежные вычисления | ru_RU |
dc.subject | residue number system | ru_RU |
dc.subject | logarithmic number system | ru_RU |
dc.subject | reconfigurable architecture | ru_RU |
dc.subject | highly reliable computing | ru_RU |
dc.title | Модулярно-логарифмический сопроцессор для массовых арифметических вычислений | ru_RU |
dc.title.alternative | Modular-logarithmic Co-processor for Massive Arithmetic Calculations | ru_RU |
dc.type | Article | ru_RU |
dc.identifier.doi | DOI: 10.14529/cmse170202 |